先进封装，十年线路图（下）

加工后保留在半导体封装内的材料（例如直接材料）被定义为成分。这些材料包括载体（基板、引线框架、中介层、构建材料、重新分布层等）、芯片附着、封装材料、底部填充，以及热解决方案（例如盖子、热界面材料等）。与成分相反，“辅助”材料用作工艺消耗品（例如胶带、抗蚀剂、化学品和浆料）；这些不属于本节的范围。

应用驱动因素，包括高性能计算、电力电子/电气和亚太赫兹通信基础设施，将用于指定新材料功能，以在先进封装的背景下增强系统级性能。重点领域包括所需的材料改进 以实现更高的封装布线密度/小型化、改进的电气性能以及机械和热性能的增强，从而提高可加工性和可靠性。需要先进的热解决方案在最大器件结温、尺寸和成本的限制内实现系统级性能。封装平台要求范围从传统的层压板和基于引线框架的封装到高密度倒装芯片/扇出晶圆级和大尺寸面板级封装，以实现下一代产品的成本和性能目标。

下一页上表7.4中列出了应用性能需求，进而推动了材料特性、加工性和性能的需求。具体的材料需求和发展路线在第8章中有详细说明。

由于衬底从芯片载体过渡到集成平台，衬底平台的驱动属性也需要过渡到新的规模关系和目标上去。该衬底平台的驱动属性或属性包括凸块间距和I/O缩放，用于芯片互连和通过嵌入分立元件进行供电。

对于高性能计算（HPC）应用，行业领导者提出了一种可扩展到10,000 IO/mm²的平台。将这一性能指标转换为互连上意味着互连面积密度等于10,000个凸块或焊盘每平方毫米，这就要求凸块或焊盘间距为10微米。如图7.3所示，这一密度要求互连置于焊料互连和铜铜互连之间的过渡区域——这一过渡将给组装和基底技术带来挑战。对于基板技术来说，走线宽度、铜厚度、相关间距要求以及介电材料和堆积盲孔焊盘直径将影响面密度能力。

此外，利用HI技术的HPC应用将需要更高和更低的线密度的布线层。布线层数将取决于所需的IO密度，以及所需的集成度和性能水平。同样，如图7.4所示，导线数/毫米/层与以微米为单位的半线间距说明了不同中介层和基板技术的线性布线能力范围。

总而言之，未来的高密度衬底实现有几种选择。一种方法是将细间距凸块芯片（大多数情况下是芯粒）连接到高密度有机基底上，其特征线宽和空间≤2μm。虽然有人担心目前的材料和工艺可能无法支持低于5μm的特征线宽和空间，但目前正在研究开发新的材料和工艺，以实现预期目标。另一条途径是使用有机/无机再分布层（RDL）来对附着的细间距凸块进行布线。模制或组装的RDL结构将附着在密度较低的层压基板上。此外，还可以使用潜在的新材料替代品。表7.5总结了高密度基板技术的发展趋势。

在任何途径中，都有必要专注于制造科学和工程，以提高经济效益，促进先进的基板制造实践。为了使美国在这一领域具有竞争力，人们需要制定具体的运营目标，包括产量、产出和利用率，并与工业4.0（智能制造）计划保持一致。

工作频率高于6GHz的射频器件需要创新的解决方案，以实现高水平的功能集成，同时确保最佳的芯片工作温度。因此，对新材料、结构和装配技术的需求不断增长。

5G和6G设备中使用的基板不再是简单的印刷电路板(PCB)。使用的基板是支持系统集成的关键构件，通常被称为系统级封装（SiPs）。它们现在正推动着先进集成电路基板技术的发展，这在以前是以标准印刷电路板为载体的。

未来的系统，尤其是那些工作频率高于100GHz的系统[1-3年内：110-170GHz（D波段）；3-5年内：220-350GHz（G波段）]，是支持实施多个芯片的尖端产品，能够处理和传输更多的数据。用于制造射频封装和模块的先进基板技术比以往任何时候都更受微型化的驱动。

在不久的将来，人们将需要能够同时嵌入多个无源元件和至少一个有源元件的技术。因此，下一代射频设备将需要先进的集成电路基板技术，不仅需要具有更高对准精度的组装技术外，还需要例如L/S低于15/15μm，间距小于20μm，焊盘小于30μm的微型化技术。

此外，导电走线和天线贴片需要以超低的表面粗糙度制造。在使用低Dk/Df材料的同时，这些迹线可能会受到分层的影响。因此，这些通常以层压板为基础的基板可能需要粘合促进剂来避免分层，同时仍能保证出色的性能。最后，这种面板级系统（500mm面板上μm量级）的制造需要基于仿真的流程优化，以避免翘曲和可靠性问题。

电子系统的封装必须考虑防止机械损伤（芯片的机械保护）、电气连接（输入/输出）、冷却（去除电路功能和器件泄漏的散热）、空间转换（从微观到宏观互连的过渡）、射频噪声发射、静电放电和产品安全。

传统的装配工艺流程如下：

• 模具、分拣和拾取/背面磨削

• 芯片和组件的放置和连接

• 封装（底部填充胶）

• 散热解决方案/盖子连接

• 球栅阵列（BGA）和组件连接

• 检查

• 模块测试

• 扫描并打包

先进封装包括各种组装技术。这些组装技术用于将芯片集成到封装中，能延续摩尔定律，提高系统性能和能效，并降低成本。各种组装技术包括扇出晶圆级封装(FOWLP)、再分布层(RDL)、系统级封装(SiP)、2.xD（中介层、桥接板）和3D集成。

组装技术和工具已从传统的二维多芯片模块封装发展到可在二维SiP上实现裸片/芯粒（不同尺寸和功能）和元件的异质集成。人们需要对生产线进行改造和优化，以实现多芯片、组件放置（包括顶面金属(TSM)和背面金属(BSM)）、焊膏筛选、焊膏检测和自动光学检测。组装流程需要元件之间有更严格的间距，并采用先进的基本规则将芯片连接到层压板上。例如，在封装步骤中，需要在限制区域内使用具有高通量的新型点胶工具，进行精确、可重复的小批量点胶，从而实现毛细管底部填充。除了由更小间距驱动的先进装配技术外，发展组件返工工艺也是需要的。最后，这些新的装配工艺必须是可制造的，同时还要满足制造产量目标，确保足够的可靠性规格，并在成本上有竞争力。

从传统倒装芯片封装（间距200-150μm，基于焊料的互连）到基于铜柱(CuP)的细间距(130μm)的转变，以及提供更高互连密度的新层压板设计基本规则，为组装和制造带来了新的挑战。最终采用大型层压格式（>80mm x 80mm）、增强型热解决方案和新型互连结构（CuP）必然会导致组装前和组装过程中的材料和工艺发生变化。这些受影响材料和工艺的一些例子是：不同的助焊剂策略（喷涂与浸渍）、新型封装材料以及热性能仍与BGA产品兼容的替代热界面材料。需要新的工具来处理这些大型层压板增加的翘曲，以确保BGA共面性和/或元件筛选-工艺兼容性（TSM/BSM）。这些复杂的模块布局也需要新的检测工具。

为了解决高带宽和在向芯粒过渡过程中对额外I/O的需求，有必要推进超细间距封装（<=55微米间距）、CuP和先进封装解决方案（如2.xD、硅桥）以及3D垂直集成等更先进技术的发展。组装芯粒（可能更薄、多间距，悬臂）以及使用这些先进技术元件的组件，需要更精确的切割/拾取和放置工具，同时能够处理更薄的硅。此外，还需要替代的芯片连接方法和工具，例如用热压焊接取代大规模回流焊，并加入可能用于封装和/或助焊的非导电浆料(NCP)材料。此外，封装工艺本身可能需要在有限的区域内进行更精确的点胶，这就需要新的点胶工具和/或新的点胶泵。这些更高密度的复杂模块布局还需要新的检测工具来进行晶圆进料检测、连接前和连接后检测以及封装检测。这些新的装配工艺必须具有可制造性、可靠性和成本竞争力。由于某些高性能应用可能需要更高的洁净室规格，因此必须考虑装配极细间距封装时的污染控制。

在未来十年甚至更长的时间内，需要向更细的间距（<10μm）发展，以满足未来芯片性能对互连密度的极高要求，并在保持信号和电源完整性的同时，降低功耗以提高能效。组装技术和工艺需要从基于焊料的互连过渡到无焊料互连（Cu-Cu）。这一过渡将涉及硅堆叠解决方案的开发，以及晶圆到晶圆（D2W）或晶粒到晶粒（D2D）混合键合工具的开发。此外，混合键合工艺还需要化学机械平坦化（CMP）等晶片精加工设备，以及比组装/制造生产线更清洁的环境。

共封装光学器件(CPO)对于满足未来的带宽和功率需求至关重要。我们可以预见CPO的广泛应用，从数据中心（多芯片模块或MCM CPO）到人工智能/高性能计算（3D CPO 晶圆级处理），再到未来的硅光子（SiPh）芯片系统。将光学引擎集成到SiP和其他采用先进封装解决方案的产品中，会面临独特的挑战，这些挑战取决于光学引擎集成到封装中的装配步骤。例如，可能需要使用无焊剂芯片连接工艺、低温固化热界面材料、密封带材料以及低温BGA合金。构建光学引擎需要一整套不同的技能，包括光纤连接组装工艺、模块连接（回流光纤元件的能力）和光学特性分析。CPO面临的巨大挑战之一将是光纤连接组装，因为随着设计基本规则的改进，光纤的密度会增加，连接工艺的复杂性也会增加。

先进的封装和异构集成产生了各种各样组合的系统级封装设计和应用。这种组合制造中测试的开发在许多方面都具有挑战性。具体来说，在设计中使用现成的现有芯片会导致非优化的测试设计（DFT，design-for-test）集成。DFT的插入通常是在单芯片设计基础上进行的，没有考虑到SiP中多个芯片的影响。这导致DFT存在缺陷，使自动测试设备(ATE，Auto Test Equipment)中的仪器更加昂贵，由于测试时间更长（顺序比率与并发测试的可能性相比）、扫描测试模式数量庞大以及必须传输到SIP-ATE测试仪的数据量更大，总体测试成本会更高。

考虑到模拟、射频、毫米波和光子学应用，对ATE的数字和非数字通道数提出了更高的要求。具有细间距凸块芯粒也具有挑战性，不过它们为测试的进一步发展提供了机遇。

要应对未来预期的挑战，就必须进行创新。SiP DFT需要实现全行业的标准化，并在市场上得到广泛采用，同时还需要支持制造级和短测试时间的测试架构，以及具有电源感知的诊断测试功能。采用SiP封装和芯粒设计新标准的EDA行业领导者需要促进ATE仪器/软件产品以更低的成本、模块化、高通用性和重复利用率实现迅速发展。此外，还需要通过SiP配置感知引擎和具有电源感知节流功能的超级SiP内建自检(BIST)引擎，在芯片中实现自动扫描和算法测试模式的生成、采样。

经过验证的性能和工艺建模是加速微电子和先进封装技术发展的关键。复杂的异质集成（HI）系统建模面临的一个重大挑战是需要跨越近八个数量级的长度尺度（从埃到厘米），跨越材料/结构、器件、芯片和封装，同时需要将材料、电气、光子、电磁、热和机械行为结合起来。从广义上讲，建模有几种作用：

• 从头开始介入开发新型材料和界面；

• 在设计探索过程中评估大致性能；

• 通过详细分析，为改进设计创建准确的行为评估；

• 通过模拟协助制造工艺开发

• 通过缺陷预测提高制造工艺产量。

为了使模型发挥其预期作用，必须对其进行严格验证。

通常，模型中的数据表示包括每个长度尺度上的物理和几何属性。各尺度之间的信息交换包括材料、几何和模拟属性。由于每个尺度都有自己的控制方程，因此需要在尺度之间建立接口，以提供一个独立于底层模型的模块化链接平台。因此，模型抽象需要模块化、灵活化，并且与规模、材料和几何无关。机器学习（ML）模型可能是此类抽象的理想候选。

以下是建模中必须解决的特定元素的详细信息。

从原子到系统级（多尺度）的快速、大规模和耦合多物理场建模和分析是实现异构集成协同设计的必要条件。不同长度尺度的多物理场模型需要在不同精度水平上进行结合，以支持不同的协同设计需求。需要融合机器智能和领域专业知识，以显著加快器件、电路和系统级的建模、分析和优化。

需要对过程变化下复杂异构系统的不确定性进行量化。这类模型非常具有挑战性，因为存在许多相互关联的设计模块、高维不确定性源以及对不确定性统计行为的了解不足。

详细的多尺度行为模型对于准确估算加工条件的失效时间或可行性十分必要。随着硅通孔（TSV）和互连线被缩小到亚微米长度尺度，以及焊接凸点被缩小到数十微米，微观结构将会影响电迁移驱动的空洞和疲劳断裂。目前还没有针对这些失效机制的高保真模型

半导体技术的规模化导致材料和结构之间的尺寸趋同，进而产生了新的特性和特征。其中的例子包括电子、电气、热、机械和化学特性之间的复杂融合。此外，规模化使得界面对材料变得至关重要。一般来说，需要建立从量子到连续体的材料和界面模型。

器件级（FEOL、BEOL金属和低维材料）、芯片级（三维互连和接合界面）和封装级（焊料/底部填充胶、模塑料、再分布层、凸块、热界面材料和冷却解决方案）的结构建模需要开发一个准确的材料特性数据库。此外，还需要利用计算流体动力学（CFD）建模来发展有效传热系数预测的经验关联式。表7.6列出了上述建模需求的现状。

异质集成封装的可靠性至关重要，其可以满足高性能电子系统日益增长的需求。巨大的挑战包括先进封装架构、材料和结构的集成（如先进的粘合剂和自修复材料的使用），先进建模和仿真技术的使用，以及新测试和鉴定方法的开发。

一般而言，产品的可靠性是指产品在预期使用寿命内执行其核心功能的能力。核心功能性能的降低以及辅助功能的丧失将被视为可靠性的降低或受损，但不是可靠性的丧失。先进封装和异质集成的可靠性损失和降低是由器件、封装、子系统和系统的过应力和/或磨损机制引起的故障造成的。过应力失效发生在施加的负载超过材料的临界负载/强度时，而磨损失效则发生在重复或循环施加亚临界负载时。过应力失效机制通常是灾难性的、突发性的，例如脆裂、脱粘、熔化和介电击穿。磨损失效机制是渐进和累积破坏性的，例子包括互连开裂、脱粘和电迁移。

过应力和磨损失效机制都是由热、机械、电气、化学、辐射、磁和湿度负载单独作用以及相互组合作用引起的，例如热机械、热湿机械、热电和热化学负载。这些负载可能来自产品的内部工作和/或外部环境或操作条件。这些内部和外部条件的具体应用程度和持续时间对于评估可靠性至关重要。这种评估可通过物理原型和测试以及虚拟（模拟）原型和测试来进行。表7.7提供了针对具体应用的可靠性鉴定准则。

随着三维、混合接合、嵌入式桥接和其他先进技术的发展，异构集成正在以新材料、创新工艺和测试协议进行横向和纵向发展。然而，在要求更高的功能、更好的性能和更强的功率的同时，还需要更小的尺寸、更轻的重量和更低的成本，这就给可靠性和测试带来了挑战。这些先进封装的可靠性对于实现这些技术至关重要。因此，表中的鉴定指标在未来10年内不会发生重大变化，但会以红色显示，特别是因为这些新材料、新工艺和新尺寸在设计时如果没有预先考虑到可靠性，那么要达到（与原有设计）相同的可靠性指标将非常困难。

基于传统半导体尺寸规模，对更高性能和更大带宽的需求已达到其物理极限。因此，随着晶体管栅极间距缩小速度的放缓和芯片尺寸达到掩膜极限，芯粒系统架构成为行业的答案。要实现高性能计算以及未来量子和人工智能技术的芯粒集成，需要先进的封装解决方案。总体而言，封装引脚数和I/O功耗的指数级增长、特定领域的架构、IP重用的技术和商业模式以及混合技术节点芯片将推动异构集成和先进封装的进步。

先进封装的技术进步需要新的设计工具，使封装设计能够支持协同设计工作流程和预测建模，以最大限度地降低架构和设计实施之间的迭代成本。在设计和分析HI/AP系统时，模型需要跨越近八个数量级的长度尺度，并且需要进行多物理场分析，这些都将是重大挑战。由于CPU和GPU功率的增加会导致路由损耗，从而对整个系统的效率产生重大影响，因此需要使用集成稳压器以更高的电压供电。功率耗散的增加将需要通过封装热设计对系统散热策略进行协同设计。在3D堆栈架构中，这种情况将加剧，这将产生累积的有效功率密度，需要仔细的堆栈间布局优化，以降低架构需要支持的功率密度

下一代封装的极端互连密度需求将推动超细间距（间距小于10μm）和超细线/空间（低于1μm L/S）电路的发展。组装技术和工艺需要从基于焊料的互连过渡到无焊料互连（铜-铜）。这一过渡将需要开发硅堆叠解决方案和用于芯片到芯片或芯片到芯片混合键合的工具。最后，对更小尺寸、更轻重量和更低成本的需求将推动可靠性和测试方面的挑战。虽然在未来10年内，认证指标可能不会发生重大变化，但如果这些新材料、新工艺和新尺寸在设计过程中不考虑可靠性因素，要达到相同的可靠性指标将面临挑战。