先进封装，十年路线图（上）

HI技术的进步是实现ICT中可预见的重大转变的关键，其中包括：

• 用于生成更智能的世界-机器接口的模拟硬件

• 彻底新颖的存储解决方案和内存

• 处理高度互联系统中出现的新安全挑战的硬件

• 人工智能（AI）

• 通用计算的能量消耗呈指数增长

能耗每三年翻倍，超越了尺寸缩放取得的效率改进，需要新的计算范式。因此，本章要解决的广泛目标是：

• 宏伟目标：

  发现具有根本新的计算轨迹的计算范式/架构，实现超过100万倍的能效改进。

• 章节目标：

  开发整合模拟和数字系统的技术，包括神经形态和量子计算、感应、光子学和无线通信。

高级封装和异质集成的本章范围包括（但不限于）：

• 芯片-封装架构和协同设计

• 下一代互连技术

• 电力传输和热管理

• 材料

• 衬底

• 装配和测试

• 性能和工艺建模以及模型验证

• 可靠性

先进封装下的跨领域活动包括：

总的来说，不同的应用需要特定领域的架构和适当的系统集成策略，确保信号和电源完整性、功率转换和传送、可测试性和安全性的同时高效实现性能、功耗、面积和成本（PPAC）的权衡。系统集成可能的解决策略包括：将独立生产的组件通过水平集成到更高级别的SiP，将独立芯粒进行三维（3D）堆叠，以及在单片集成的片上系统（SoC）中进行逻辑和存储的精细层叠制作。SiP的架构和物理设计需要高保真度和高效性的建模工具和技术，包括基于机器学习的工具。

朝着高密度3D系统集成的进展将提高带宽密度和能效。水平和垂直互连间距缩放以及下一代互连技术是实现高带宽密度和能效的关键方法。由于I/O带宽将与计算核心的缩放成比例增长，伴随着封装引脚数和I/O功耗的指数级增长，光互连的替代创新是必要的，因为它可以提供高带宽密度、能效和覆盖范围。

系统集成挑战不仅需要芯片-封装协同设计，它还涉及封装材料的选择、互连间距缩放的工艺开发以及热解决方案设计，同时需满足可靠性和制造良率的目标。这反过来需要先进的热点和缺陷计量、测试和模拟，从基本原理上把控系统性能和可靠性。最后，新型材料是一切互连、高密度衬底、散热和新兴设备开发方面创新的基础。

在人工智能、高性能计算、高清晰度传感和其他新兴应用领域，对带宽、延迟和能效的需求不断增加，尽管最近在单片芯片设计方面取得了进展，但尺寸缩放趋势仍滞后于需求。在这种背景下，超越单片芯片的技术创新，尤其是宏观和微观层面的2.5D/3D异质集成，对于实现具有各种类型芯粒的未来ICT系统至关重要，并带来显著性能和成本效益。（先进封装架构的趋势及其对互连的影响在第7.3节中有描述）。这种范式转变将推动芯粒IP设计、异质架构、片上网络/封装级网络和可靠系统集成的创新（图7.1）。

一些挑战和研究需求包括：

芯粒和封装设计之间的紧密协作在整个设计周期中至关重要，包括设计工具、模型和工作流程。系统架构师必须在设计过程的早期参与，分析整个系统和封装、将设计分区为不同的芯粒，并评估在计算、数据传输和制造成本中的权衡。在这个阶段的设计和验证工具，如SystemVerilog，需要整合封装设计和规划知识，支持协同设计工作流程，这意味着对当前分离的ASIC和封装设计流程的重大修订。此外，对HI系统的早期预测分析对于减少（微）架构定义与设计实施之间的迭代成本至关重要。

要实现芯片-封装联合设计，需要考虑综合流程的每个步骤，包括架构定义、RTL设计、布局和布线、验证以及时序/功耗分析。新一套工具还需要在彼此之间具有平滑的接口，并支持未来的芯粒设计工具包。HI综合存在的挑战包括：芯粒间的时序分析、热/机械应力分析，以及各组件的功耗传输和完整性。

一个异质系统包含具有明显不同电气、机械和热特性的多个组件。未来的异质系统测试需要提供足够的可模块化性质，以适应每个组件的特定测试方法，实现覆盖率、复杂性和成本的综合评估。自测试，如内置自测试（BIST），是一种可取的解决方案，但需要更多关于多功能联合测试的研究。随着在2.5D/3D集成中各种组件间的热/机械相互作用不断增加，可靠性评估需要从当前针对单个模块的经验/统计方法，转向构建描述产品级物理可靠性模型。

• 性能优化：为每个IP块/芯粒选择最佳的硅工艺节点。

• 产品定制：通过选择最佳性能的芯粒组合，实现对每个产品的定制。

• 降低成本：与单片SOC相比，单个芯粒的收益更高，能够降低成本。

  

芯粒的广泛应用预计将继续，因为该行业致力于推动针对每种应用定制的高性能和低功耗解决方案。下一代封装需要支持这种异质集成的激增，通过实现适应非常细的间距输入/输出芯片（<10µm间距）和非常细的线/空间（亚微米级别的L/S）电路。图7.2显示了朝向三维芯粒集成的趋势，以实现两个基本性能要求，包括：

（1）以IO/mm和IO/mm²计量的更高带宽

（2）以pJ/b计量的更高效率

用于连接芯粒并实现这些未来高性能要求的HI路线图显示在表7.1中。为了满足Si中间层未来的需求，需要具备在顶面生产更多层次的堆叠层和背面多层RDL层的能力，基板厚度可能还需要从100微米减少到50微米或更低。对于重构扇出技术，主要的技术驱动力将是为顶部和背面构建层生产低于1µm的  L/S。对于这两种 HI  技术，需要适应I/O焊盘间距<10µm的芯片。此时组装技术将从传统焊接方法过渡到混合键合。未来的开发工作需要重点关注芯片到晶圆（D2W）和芯片到芯片（D2D）混合键合，以满足未来的性能和成本目标。

从  20 世纪 70  年代初问世到现在，微处理器在复杂性和功能方面经历了重大演变。微处理器性能和成本的指数级增长可归因于半导体行业对摩尔定律的遵守，即芯片中的晶体管数量每两年就会增加一倍。直到2000年代初，基于  Robert Dennard  提出的模板的传统缩放方法在保持功率密度恒定方面非常有效。然而，随着晶体管特征尺寸接近原子尺寸，亚阈值泄漏成为一个问题。因此，工艺工程师不得不通过材料和晶体管结构的创新来替代，以实现必要的面积缩放，跟上摩尔定律的步伐。

尽管非传统的缩放方法在缩放晶体管面积和改善性能方面大多取得了成功，但在降低功率方面并不那么有效。微处理器的功率密度自21世纪初的Dennard尺寸缩放崩溃后开始上升。此外，尽管Dennard尺寸缩放提供了减少栅极延迟的手段，但尺寸缩放互连维度并没有导致RC互连延迟的降低。随着互连延迟接近时钟周期的重要部分，它成为增加处理器频率的另一个瓶颈。虽然架构的改进导致每个时钟周期的指令数（IPC）的提高，但这还不足以克服频率缩放的不足，这导致了单核性能缩放的放缓，当单核性能趋于稳定时，微处理器架构师采用了多核心和工作负载并行化的方式来最大化性能，由于核心数量的增加导致功率轨道增加，这给将电源传输到微处理器的问题增添了复杂性。另一个导致额外电源传输挑战的因素是热设计功率（TDP）尺寸缩放，在这些高功率段的微处理器中，未来将会吸收超过1000安培的电流。对于低功率移动处理器，主要侧重于减少设备的整体尺寸并最大化电池寿命，因此，微处理器、内存和电压调节器所占用的面积被迫缩小，以腾出空间给更大的电池。此外，对更薄设备的追求意味着微处理器和电源传输组件（例如电感器和电容器）的高度都不得不缩小。

集成电压调节器（IVR）已经成为解决前述许多电源传输挑战的关键解决方案。IVR广义上被定义为在封装或芯片上整合电压调节的解决方案。IVR选项变得越来越受欢迎，并已在许多商用微处理器上实施。通过细粒度电源管理以最小化功耗，导致了大量电源轨的出现。由于缺乏平台级资源，使得在平台上拥有数十个稳压器并不现实。更有效的方法是利用有限的资源拥有少量强大的平台级稳压器，这可以提供封装级别或芯片上的各种集成电压调节器的输入电源。推动IVR发展的另一个因素是处理器功率水平的稳定增长，尤其是数据中心的CPU和GPU。随着功率水平的提高，供电网络中的路由损耗会对整个系统效率产生重大影响。IVR  可以通过以更高的电压为处理器供电来解决这个问题。这减少了通过供电网络的电流，并最大限度地减少了 PD  网络中的布线损耗。在高功率水平下，布线损耗的减少足以抵消 IVR 引入的转换损耗。

IVR   可根据其拓扑进行宽泛的分类。最简单的片上供电解决方案是电源门开关，电源门用于关闭闲置电路的电源，以最大限度地减少其泄漏功耗。功率门的常见应用是使用单个平台级电源向多个内核供电。功率门的最大缺点是它们无法调节输出电压。线性或低压差  (LDO) 稳压器通过在设计中包含控制环路来解决这一缺陷。由于没有能量存储元件，LDO 也相对容易在芯片上实现。然而，LDO  通常仅限于输入电压接近输出电压的应用。因此，它们不是高功率电源轨的最优选择，因为使用 IVR  的动机是通过以明显更高的电压引入电源来最大限度地减少布线损耗。

开关稳压器更适合需要更高输入电压的  IVR  实施。开关稳压器使用储能元件来实现高效电压转换。降压稳压器中的储能元件是电感器，而开关电容稳压器（SCVR）则使用电容器作为其储能元件。由于电容器通常比电感器具有更高的能量存储密度，因此可以设计高效紧凑的  SCVR。然而，简单的 SCVR  的调节性能较差，因为它们最适合从输入到输出的固定比率转换，并且当输入到输出电压显着偏离最佳比率时，效率通常较低。

最近，已经引入了基于新型切换电容器的混合拓扑结构，以解决这些缺点。还实施了基于降压调节器和线性调节器的混合方案。为了生成具有较少电感器的可扩展芯片内电源域，已经实施了单电感器多输出（SIMO）调节器，并增加了线性电压调节器用于瞬态管理。

最近引入了新的基于开关电容器的混合拓扑来解决这些缺点，还有基于降压稳压器和线性稳压器的混合方案。为了使用更少的电感器生成数量可扩展的片上电源域，采用了单电感器多输出 (SIMO) 稳压器，并增加了用于瞬态管理的线性稳压器。

表7.2列出了先进封装未来的供电要求。

理解应对先进封装和异质集成的热挑战的未来路线图，需要首先回顾历史架构趋势。在早期的高性能计算应用中，摩尔定律下的晶体管尺寸缩放和产品架构选择旨在提高性能，导致热问题的焦点首先集中于解决高功率密度（由于更高频率的晶体管运行和工艺缩放）以及应对更高的总封装功耗。这种不可持续的趋势在21世纪初得以突破，这要归功于架构的改进，例如多核架构和对每个时钟周期的指令的更高关注。随着多核架构的出现，重点是利用摩尔定律的能力提供额外的核心用于计算性能和并行指令。这个时代也看到了首次向IP（如内存控制器、图形等）的异质集成的趋势。近年来，由于先进的封装技术，这种趋势加速发展，它允许不同数量的芯粒、电源传输元件、内存块等在封装级别整合，通常是形成一个3D异质封装。最近的产品中，有超过1000亿个晶体管，跨五个不同的工艺节点整合成一个单一封装，并包含47个活动的计算瓦片。

这些趋势预计将持续下去，而且很可能会加速到未来的计算产品中。因此，以下是与工艺缩放和先进封装相关的热挑战：

• 由于持续的工艺扩展，小芯片级别的功率密度增加，并且性能/频率随着时间的推移而增加。在 3D 堆栈将创建附加有效功率密度的架构中，这种情况将会加剧，需要仔细进行堆栈之间的平面布局优化，减轻功率密度，以使架构能够支持。

• 异质架构倾向于多点热优化，因为零件可能面临多种工作负载，以及核心/执行单元数量持续增加。而高级封装热架构通常需要进行热权衡以改进，封装的一个部分中的热量以封装的另一部分为代价。

• 高速IO的功率密度不断增加（例如高速SERDES）。在某些情况下，需要将这些 IP 块放置在3D堆栈的基础芯片中。这将增加 IP 模块功耗的难度，因为硅金属堆叠（无论是面对面还是面对背的3D堆叠）中的互连和介质层导致基础芯片和3D堆栈顶部之间的热阻较高。

• 需要跨封装规模和系统规模进行热优化。封装的尺寸和复杂性一直在增加，而系统冷却方法也越来越靠近封装（例如，从铜散热器转向距离封装相对较近的液体冷板）。导致需要对系统散热器与封装热设计进行协同设计（并且通常要考虑到特定的工作负载）。这首先出现在移动领域，笔记本电脑散热解决方案中热管的位置、尺寸和方向需要考虑封装核心布局，随着  3D 集成和先进封装的不断增加以及系统级热解决方案的改进，这种需求预计将会增长。

• 随着  3D  封装中每层硅厚度的减小，热点的横向扩散水平大幅降低。当热量离开封装时，这会增加有效功率（热）密度，并增加对封装内热缺陷的敏感性。例如，当硅厚度从  700μm 减小到 100μm  时，与封装接触的热界面中的临界缺陷尺寸相应减小。，这需要以高分辨率（x、y和z）了解3D堆栈内的热特性（特别是电导率）。

以上挑战推动着对新的元件、测量和模拟技术的需求，如表7.3所示。

文章来源：半导体行业观察